ID de l'article: 000085136 Type de contenu: Dépannage Dernière révision: 02/12/2014

Pourquoi le signal tx_cal_busy n’indique-t-il pas si l’étalonnage de la PLL ATX est démarré via l’interface Avalon Memory Mapped sur les périphériques Arria® V GZ et Stratix® V GX/GT ?

Environnement

  • Logiciel de conception Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le signal tx_cal_busy n’indiquera pas si l’étalonnage de la PLL ATX est démarré via l’interface mémoire mappée Avalon sur les périphériques Arria® V GZ et Stratix® V GX/GT.

    Le signal tx_cal_busy n’est affirmé qu’à l’étalonnage initial de l’exécution ou si vous réinitialisez le contrôleur de reconfiguration.

    Pour déterminer si le processus d’étalonnage ATX PLL est terminé, vous pouvez lire le registre de contrôle et d’état ATX PLL. L’état occupé est le bit 8 du registre de contrôle et d’état à l’adresse décalée 7'h32.

    Résolution

    Ce problème est résolu à partir du guide de l’utilisateur du cœur IP de l’émetteur-récepteur série V PHY version 14.1.

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