ID de l'article: 000085135 Type de contenu: Dépannage Dernière révision: 28/09/2015

Lorsque vous utilisez le contrôleur de mémoire dure basé sur UniPHY, pourquoi est-ce que je vois des violations de synchronisation entre les ports du bloc MPFE ?

Environnement

  • Logiciel Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez voir des violations de synchronisation entre les ports sur le bloc MPFE en utilisant des fréquences d’horloge différentes car le logiciel Quartus®II ne coupe pas automatiquement ces chemins de synchronisation.

    Résolution

    Il n’y a pas de chemins entre les ports MPFE dans le contrôleur de mémoire dure UniPHY. Les chemins défaillants peuvent être coupés en toute sécurité à l’aide des commandes set_clock_groups ou set_false_path SDC . Reportez-vous au document Analyseur de synchronisation TimeQuest Quartus® II (.PDF) pour plus d’informations sur les commandes SDC.

    Produits associés

    Cet article concerne 10 produits

    FPGA Arria® V GT
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    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE
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    FPGA Cyclone® V GX
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