Problème critique
La négociation automatique vers le débit de données de 2e génération peut tomber en panne sur certains périphériques. Lorsque cette panne se produit, le compilateur IP pour PCI Express n’est pas en mesure de le faire. pour passer au taux de données gen 2.
Tous les compilateurs IP pour les variantes PCI Express Gen 2 qui ciblent un périphérique Arria II GZ, Stratix IV GT ou Stratix IV GX.
Il n’existe aucune solution de contournement pour les variantes avec les émetteurs-récepteurs configurés pour utiliser l’ATX PLL. Vous devez configurer les émetteurs-récepteurs pour utiliser le CMU PLL.
Pour permettre au cœur IP de s’intégrer au taux de données de la génération 2, générer une configuration qui utilise la CMU PLL. Dans les versions 10.0 et 10.1, mais pas dans les versions 11.0 ou 11.1, vous devez ensuite suivre ces étapes :
- Après avoir généré le compilateur PCI Express variations et avant de compiler le projet, changez de répertoire à l’emplacement de l’instance mégafunction de l’émetteur-récepteur. Le répertoire contient unevariation< >_serdes.v ou <variation> fichier_serdes.vhd, selon le HDL.
- Selon l’instance megafunction HDL de l’émetteur-récepteur, suivez une de ces étapes :
- Si l’instance mégafunction de votre émetteur-récepteur est générée dans Verilog HDL, tapez la commande suivante :
qmegawiz -silent -wiz_override=”enable_pcie_gen2_reset=true”
\ _serdes.v
- Si l’instance mégafunction de votre émetteur-récepteur est générée dans VHDL, tapez la commande suivante :
qmegawiz -silent -wiz_override=”enable_pcie_gen2_reset=true”
\ _serdes.vhd
Ce problème sera résolu dans une version ultérieure du compilateur IP pour PCI Express.