ID de l'article: 000085045 Type de contenu: Dépannage Dernière révision: 05/02/2014

L’IP dure Stratix V pour PCI Express prend-elle en charge la péréquation des phases 2 et 3 de Gen3 dans la simulation ?

Environnement

  • PCI Express*
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’auto générée Stratix® V Hard IP pour PCI Express® Le modèle fonctionnel (BFM) du bus racine du banc d’essai contourne la péréquation de phase 2 et de phase 3.

    Si vous utilisez un port racine BFM tiers, modifiez-le pour mettre fin à la péréquation après la phase 0 et la phase 1
    ont été achevés.

    Résolution

     

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V GX

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    Avertissement

    1

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