ID de l'article: 000084984 Type de contenu: Dépannage Dernière révision: 18/07/2016

Direction de port incorrecte pour le cœur IP SerialLite II ciblant les périphériques Arria® V, Cyclone® V et Stratix® V

Environnement

  • Intel® Quartus® Prime Standard Edition
  • SerialLite II v18.1
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Le cœur IP SerialLite II définit de manière incorrecte la direction du port err_rr_8berrdet comme port de sortie. Ce problème affecte les périphériques Arria® V, Cyclone® V et Stratix® V.

    Résolution

    Pour contourner ce problème, modifiez la direction du port err_rr_8berrdet sur entrée et connectez le port auport de sortie r x_errdetect de l’émetteur-récepteur PHY personnalisé.

    Ce problème a été corrigé dans la version 18.1 du cœur IP SerialLite II.

    Produits associés

    Cet article concerne 8 produits

    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA et FPGA SoC Cyclone® V
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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