Le circuit Fmax EDCRC pour Cyclone® les appareils V est différent en fonction de la densité. Il faut donc définir la valeur minimale appropriée du diviseurs d’horloge pour compenser cette différence. Il est possible que l’EDCRC tombe en panne si la valeur du diviseeur utilisée est inférieure à la valeur minimale.
Appareils affectés :
Cyclone V FPGA
| Variante de périphérique | Code membre | Diviseeur d’horloge minimum |
|---|---|---|
| Non-SoC | A5, C4, C5, D5 | 2 |
| Soc | A2, A4, C2, C4 | 2 |
| Non-SoC | C3 | 4 |
| Non-SoC | A2, A4 | 2 |
| SoC et non Soc | Autres | 1 |
Pour Quartus® Versions du logiciel Prime 16.0.2 et versions antérieures :
Choisissez le diviseeur d’horloge minimum correct pour vous assurer que l’EDCRC fonctionne correctement. Les appareils qui ont été déployés sur le terrain ne seront pas affectés si l’EDCRC passe.
Pour les versions de Quartus Prime ultérieures à 16.0.2 :
Le logiciel Quartus Prime détecte automatiquement une valeur de diviseurs invalide, la remplace par une valeur valide et fournit un message d’avertissement à l’utilisateur. Par exemple, si vous utilisez un 5CEFA2F31C7N et 1 est choisi comme la valeur minimale du diviseurs d’horloge, le message d’avertissement suivant s’affiche pendant la compilation :
« Real-time CRC ERROR_CHECK_FREQUENCY_DIVISOR VALUE(2) dans la conception ne correspond pas à la valeur (1) dans le fichier de paramètres Quartus Prime »