ID de l'article: 000084931 Type de contenu: Dépannage Dernière révision: 11/09/2012

Y a-t-il un problème avec le testbench généré par DDR, DDR2 et DDR3 SDRAM concernant le signal dm_delayed ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Altera® Quartus® Ii logiciel et DDR, DDR2, DDR3 SDRAM High Performance Controller IP versions 7.0 à 9.1 Megawizard généré testbench utilise dm_delayed signal qui est retardé par une unité temporelle définie dans le testbench. Ce délai doit être retiré du fichier testbench.

Ce problème sera corrigé dans la version future du logiciel Quartus II et de l’IP.

Pour résoudre ce problème, recherchez dm_delayed dans le testbench et dans l’état ci-dessous changez :

fil[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] #(GATE_BOARD_CLK_DELAY* 1 1) dm_delayed ;

À

fil[gLOCAL_DATA_BITS / DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1:0] dm_delayed ;

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