Vous verrez un décalage entre la largeur de données de l’interface Avalon locale et la largeur des données de l’interface mémoire lors de la génération de la mémoire DDR2 SDRAM UniPHY, de la DDR3 SDRAM, de la mémoire QDRII SRAM et du contrôleur RLDPHII si vous avez activé l’option « Générer des largeurs de bus power-of-2 ». Cette option est utilisée lors de l’implémentation de l’IP QDRII dans SOPC Builder, car SOPC Builder ne prend pas en charge la largeur de bus autre que la puissance 2. Ainsi, si vous ne mettez pas en œuvre votre conception dans SOPC Builder, vous ne devez pas activer cette option. Lorsque cette option est activée, la largeur du bus de données côté Avalon MM est de très faible hauteur jusqu’à la puissance la plus proche de 2.
Par exemple, si vous générez une interface QDRII SRAM demi-taux 36 bits avec rafale de 4, vous prévoyez que l’IP générera un bus de données côté Avalon MM de 144 bits de large, mais si vous avez activé l’option « Générer des largeurs de bus power-of-2 », l’IP ne génère pas de connexions pour les bits 128 à 143. Les données utilisateur ne peuvent pas être écrites sur ces bits et lues à partir de ces bits. Les bits de données locaux ne correspondent pas à des broches de données spécifiques qui sont complètement déconnectées, mais qui ne correspondent pas à une fraction des transferts sur un plus grand nombre de broches de données. Par exemple, avec l’interface Half Rate 36 bits, les données sur 16 broches (broches DQ 20 à 35) seront ignorées 1/4 du temps en raison du mappage de la broche DQ à l’interface locale.
DQ0 est mis en mappé sur 0, 36, 72, 108 bits locaux
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DQ34 est mis en mappé sur 34, 70, 106, 142 et
DQ35 est mis en mappé sur 35, 71, 107, 143
Par conséquent, pour ignorer les bits 128 à 143, les données de 16 broches seront ignorées 1/4 du temps.