ID de l'article: 000084790 Type de contenu: Information et documentation de produit Dernière révision: 17/12/2015

Comment réduire le pourcentage de la synchronisation verticale et du réseau SSN vers des broches différentielles dans les périphériques Cyclone V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le document ci-joint décrit comment réduire le pourcentage (%) de la synchronisation croisée et le pourcentage (%) du bruit de commutation simultané (SSN) vers les broches différentielles dans le logiciel Quartus® II lors du ciblage de périphériques Cyclone® V.

 

Résolution

 

Produits associés

Cet article concerne 6 produits

FPGA SoC Cyclone® V SX
FPGA Cyclone® V GT
FPGA Cyclone® V GX
FPGA SoC Cyclone® V ST
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