ID de l'article: 000084788 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi la signalisation DQS différentielle ne fonctionne-t-elle pas dans ma conception Stratix III ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Un bogue de la version 7.2SP3 de l’IP et des versions antérieures a entraîné que les registres du mode DQS différentiel ne sont pas correctement définis lors de l’initialisation de la mémoire DDR2.

Par conséquent, la mémoire DDR2 n’utilisait que la signalisation du mode DQS à guichet unique, pendant que le Stratix® Le périphérique III a été configuré pour le mode différentiel.

Cela dégradera la synchronisation de la lecture et de l’écriture.

La DDR SDRAM n’est PAS affectée car seule une seule terminait est prise en charge.

La DDR3 SDRAM n’est PAS affectée, car seul le mode différentiel est pris en charge.

Stratix série II et les périphériques antérieurs ne sont pas affectés car le mode DQS différentiel n’a pas été pris en charge.

Ce bogue est corrigé dans la version 8.0 de Quartus® logiciel II et l’IP.

Les utilisateurs doivent mettre à niveau leur IP Stratix III DDR2 et le faire de manière plus lent si un mode DQS différentiel est nécessaire.

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FPGA Stratix® III

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