ID de l'article: 000084763 Type de contenu: Dépannage Dernière révision: 29/08/2012

Si j’utilise le top ATX PLL de la banque et que la PLL ATX prend en charge le débit de données de Stratix® V, puis-je ignorer les avertissements critiques pour la plage ATX PLL ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Oui, vous pouvez ignorer l’avertissement. Lorsque vous utilisez le top ATX PLL de la banque pour Stratix® V et que la PLL ATX prend en charge le débit de données, Quartus®II peut également montrer un avertissement critique. Il s’agit de vous renvoyer certains emplacements PLL ATX ou certains périphériques de vitesse ne peuvent pas prendre en charge la fréquence de VCO. Ce qui suit montre l’avertissement critique.

 

Avertissement critique (11107) : nœud PLL ATX « low_latency_serdes:inst|altera_xcvr_low_latency_phy:low_latency_serdes_inst|sv_xcvr_low_latency_phy_nr:sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native:sv_xcvr_10g_custom_native_inst|sv_xcvr_plls:sv_xcvr_native_insts[0].gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll » utilise une fréquence de VCO qui n’est pas actuellement prise en charge.   Veuillez consulter la documentation pour connaître les spécifications de StratixV.

 

Ce problème se trouve peut-être dans Quartus® II. Version 12.0cb/12.0_174/12.0_178. Il devrait être résolu dans une version ultérieure du logiciel Quartus® II.

Produits associés

Cet article concerne 1 produits

FPGA Stratix® II GX

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.