Pour contourner le problème, trouvez et modifiez le fichier Qsys généré _hw.tcl pour le composant dans le message d’erreur.
Faites que les noms de signaux sont uniques entre tous les dissipateurs avalon_streaming et entre toutes les sources avalon_streaming. Vous pouvez par exemple ajouter un « 1 » à tous les noms d’un composant.
Commentez également l’interface « exp ».
Par exemple :
Version générée par Qsys :
...
Nb. interface AStInput
add_interface dissipateur AStInput avalon_streaming
set_interface_property AStInput errorDescriptor « »
set_interface_property AStInput maxChannel 255
set_interface_property AStInput readyLatency 0
horloge ASSOCIATED_CLOCK AStInput set_interface_property
set_interface_property véritable AStInput ENABLED
set_interface_property données AStInputBitsPerSymbol 17
add_interface_port AStInput input_ready entrée prête 1
set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_valid entrée valide 1
set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port entrée de canal AStInput sink_channel 8
entrée de données add_interface_port AStInput sink_data 17
add_interface_port AStInput sink_sop entrée de startofpacket 1
set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
entrée add_interface_port AStInput sink_eop endofpacket 1
set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR
Nb. interface AStInput1
add_interface dissipateur AStInput1 avalon_streaming
set_interface_property AStInput1 errorDescriptor «
set_interface_property AStInput1 maxChannel 255
set_interface_property AStInput1 readyLatency 0
horloge ASSOCIATED_CLOCK AStInput1 set_interface_property
set_interface_property AStInput1 ENABLED vrai
set_interface_property données AStInput1BitsPerSymbol 17
add_interface_port AStInput1 input_ready entrée prête 1
set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1 sink_valid entrée valide 1
set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port entrée de canal AStInput1 sink_channel 8
entrée de données add_interface_port AStInput1 sink_data 17
add_interface_port entrée AStInput1 sink_sop démarrage dupacket 1
set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
entrée de l’endofpacket add_interface_port AStInput1 sink_eop 1
set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR...
# Interface exp
add_interface fin du conduit d’exp
set_interface_property exp ENABLED vrai
Version modifiée :
Nb. interface AStInput
add_interface dissipateur AStInput avalon_streaming
set_interface_property AStInput errorDescriptor « »
set_interface_property AStInput maxChannel 255
set_interface_property AStInput readyLatency 0
horloge ASSOCIATED_CLOCK AStInput set_interface_property
set_interface_property véritable AStInput ENABLED
set_interface_property données AStInputBitsPerSymbol 17
add_interface_port AStInput input_ready entrée prête 1
set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput sink_valid entrée valide 1
set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port entrée de canal AStInput sink_channel 8
entrée de données add_interface_port AStInput sink_data 17
add_interface_port AStInput sink_sop entrée de startofpacket 1
set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
entrée add_interface_port AStInput sink_eop endofpacket 1
set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR
Nb. interface AStInput1
add_interface dissipateur AStInput1 avalon_streaming
set_interface_property AStInput1 errorDescriptor «
set_interface_property AStInput1 maxChannel 255
set_interface_property AStInput1 readyLatency 0
horloge ASSOCIATED_CLOCK AStInput1 set_interface_property
set_interface_property AStInput1 ENABLED vrai
set_interface_property données AStInput1BitsPerSymbol 17
add_interface_port entrée AStInput11_ready entrée prête 1
set_port_property entrée1_ready VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port dissipateur AStInput11_valid entrée valide 1
dissipateur set_port_property1_valid VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port dissipateur AStInput11_channel entrée de canal 8
add_interface_port AStInput1 sink1_data entrée de données 17
add_interface_port AStInput1 sink1_sop démarrage de l’emballage 1
set_port_property sink1_sop VHDL_TYPE STD_LOGIC_VECTOR
add_interface_port AStInput1 sink1_eop endofpacket entrée 1
dissipateur set_port_property1_eop VHDL_TYPE STD_LOGIC_VECTOR...
# Interface exp
Nb. add_interface fin du conduit d’exp
# set_interface_property exp ENABLED vrai
Cette date devrait être corrigée dans une prochaine version du logiciel Quartus II/DSP Builder.