Cet avertissement s’affichera lors de l’implémentation des ALTLVDS_RX ou ALTLVDS_TX mégafunctions avec l’option de mode PLL externe activée pour les familles de périphériques Stratix® III, Stratix IV, Arria® II, HardCopy® III et HardCopy IV.
Lors de l’utilisation des SERDES dédiées disponibles dans ces familles de périphériques, le logiciel Quartus® II définit automatiquement l’horloge rémunérée sur l’horloge LVDS / DIFFIOCLK qui est utilisée comme horloge haute vitesse pour le circuit SERDES. Bien que vous devions définir le mode d’exploitation PLL sur la compensation synchrone à la source, il n’existe actuellement aucune option dans la mégafunction ALTPLL disponible pour spécifier l’horloge rémunérée lors de l’utilisation du circuit SERDES dédié.
Vous pouvez ignorer cet avertissement en toute sécurité. Il indique que l’horloge rémunérée a été correctement configurée pour votre conception lors de l’utilisation de la ALTLVDS_RX ou ALTLVDS_TX mégafunctions avec le mode PLL externe activé.
Cependant, si vous souhaitez éviter cet avertissement, vous pouvez modifier le fichier de variation ALTPLL pour spécifier l’horloge de compensation.
Pour VHDL, localisez compensate_clock paramètre dans le CARTE GÉNÉRIQUE section et saisissez »LVDSCLK".
Pour Verilog, localisez altpll_component.compensate_clock paramètre dans le defparam section et saisissez »LVDSCLK".