ID de l'article: 000084595 Type de contenu: Dépannage Dernière révision: 08/02/2013

Il est possible que des erreurs d’élaboration se produisent lors de l’utilisation de NC-Sim pour réaliser des simulations fonctionnelles post-fit VHDL des conceptions ciblant Stratix les périphériques V.

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Si vous utilisez Cadence® NC-Sim pour effectuer des une simulation fonctionnelle VHDL post-fit d’une conception ciblant une membre de la famille Stratix V et qui utilise la RAM, une erreur d’élaboration peut se produire si les paramètres de déclaration des composants et l’architecture paramètres sont obsolètes.

Résolution

Utilisez -namemap_mixgen l’option avec la ncelab commande pour demander à NC-Sim de correspondre aux paramètres de déclaration des composants et les paramètres d’architecture basés sur les noms.

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Cet article concerne 1 produits

FPGA Stratix® V

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