ID de l'article: 000084490 Type de contenu: Dépannage Dernière révision: 12/08/2012

Pourquoi avl_ready de combo après l’affirmation de avl_write_req dans mon contrôleur hautes performances DDR3 et DDR2 SDRAM II IP ?

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque le code de correction d’erreur (ECC) est activé, vous verrez avl_ready suppression de l’affirmation après l’affirmation d’avl_write_req augmentant la latence d’écriture. Cela s’explique par le fait que le contrôleur doit attendre les données entrantes (signal prêt à l’emploi) et décider si une opération de lecture-modification d’écriture est nécessaire pendant le chargement de la commande.

Résolution

Ce comportement ne se produira pas si l’ECC est désactivé.

Ce problème est résolu à partir de la version 12.0 du logiciel Quartus® II.

Produits associés

Cet article concerne 9 produits

FPGA Arria® II GX
FPGA Stratix® II GT
FPGA Stratix® II GX
FPGA Stratix® IV E
FPGA Stratix® V E
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA Stratix® V GX
FPGA Stratix® III

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.