ID de l'article: 000084413 Type de contenu: Dépannage Dernière révision: 18/11/2011

Incertitude d’horloge incorrecte dans les interfaces de mémoire externe UniPHY

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Une incertitude d’horloge liée à la lecture FIFO cadengée par DQS peut entraîner une configuration inexacte et maintenir des valeurs de ralentissement.

Résolution

La solution à ce problème est de modifier manuellement le fichier PHY .sdc situé dans le variation_name<>/ constraints / répertoire, et ajoutez les deux lignes suivantes aux contraintes multicycle section du fichier :

set_max_delay -from *ddio_in_inst_regout* -0.05 set_min_delay -from *ddio_in_inst_regout* [expr - 0.05].

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