Il est possible que vous rencontriez cette erreur lors de l’instançage instantané de la PLL Intel® FPGA IP avec certains paramètres de décalage de la phase d’horloge de sortie.
Par exemple, une interface ALTLVDS avec un taux dara de 700 Mbit/s et un facteur de desserialisation de 7, le rapport de compilation montre que les horloges de sortie auront des changements de phase de 180, 257 et 334 degrés. Cependant, si vous entrez dans ces paramètres de transfert de phase dans le Intel® FPGA IP PLL, l’éditeur de paramètres signalera cette erreur.
Entrez le paramètre de transfert de phase en « ps » pour remplacer le paramètre de degré dans le Intel® FPGA IP PLL.
Ce problème est résolu dans la version 13.1 du logiciel Quartus® II.