ID de l'article: 000084352 Type de contenu: Dépannage Dernière révision: 03/12/2012

Dans les cœurs IP 40 GbE et 100 GbE MAC et PHY, le logiciel Quartus II signale des violations de la largeur minimale des pulsations pour certains signaux d’horloge PHY de 10 Gbit/s

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Dans les cœurs IP 40 GbE et 100GbE MAC et PHY, le logiciel Quartus II signale des violations de la largeur minimale d’impulsion pour PHY à faible latence 10 Gbit/s conceptions des signaux d’horloge suivants :

    x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|pld10grxclkout~CLKENA0|outclk x_top|sv_low_latency_phy_inst|sv_low_latency_phy_inst|sv_xcvr_low_latency_phy_nr_inst|sv_xcvr_10g_custom_native_inst|sv_xcvr_native_insts[0].gen_bonded_group_native.sv_xcvr_native_inst|inst_sv_pcs|ch[1].inst_sv_pcs_ch|inst_stratixv_hssi_rx_pld_pcs_interface|wys|pld10grxpldclk
    Résolution

    Ce problème est résolu dans la version 12.1 du logiciel Quartus de cœur IP.

    Pour la version 12.0 du cœur IP, ignorez ces chemins. Ces violations minimales de la largeur des pulsations sont pour des faux chemins.

    Produits associés

    Cet article concerne 2 produits

    FPGA Stratix® IV
    FPGA Stratix® V

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    Avertissement

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