ID de l'article: 000084349 Type de contenu: Dépannage Dernière révision: 13/04/2015

Le chemin de récupération/retrait lié à l’aclr doit être configuré de manière erronée lorsque vous activez la synchronisation de réinitialisation optionnelle dans l’éditeur de paramètres FIFO.

Environnement

    Édition d'abonnement Intel® Quartus® II
    FPGA Intel® IP FIFO
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Lorsque vous utilisez l’éditeur de paramètres FIFO du logiciel Quartus® II v12.1sp1 pour générer un DCFIFO et activer le circuit synchrone pour synchroniser le signal d’aclr vers rclk ou wclk en vérifiant l’option « Ajouter un circuit pour synchroniser l’entrée « aclr » dans « synchrolk'/'rdclk », il est possible que vous voyiez la voie de récupération et de retrait du timing de l’aclr aux registres de synchronisation qui sont sensés être coupés en toute sécurité.

Résolution

Ajoutez la commande sdc suivante dans le fichier sdc pour réduire manuellement le chemin de synchronisation connexe :

set_false_path -du [nom du registre get_registers <aclr>] au [nom des registres de get_registers <synchronisation>]

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