ID de l'article: 000084323 Type de contenu: Dépannage Dernière révision: 04/03/2013

Pourquoi les horloges de sortie de mon altera_pll-ils deux fois la fréquence de sortie prévue dans la simulation ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 12.0 du logiciel Quartus® II et les versions ultérieures, Altera les instances PLL Megafunction peuvent générer des horloges de sortie PLL avec une fréquence deux fois supérieure à celle prévue en simulation.

    Remarque : il s’agit d’un problème de simulation uniquement.

     

    Résolution

    Pour résoudre ce problème, suivez les étapes ci-dessous :

    1. Ouvrez le modèle de simulation généré dans un éditeur de texte _sim/.
    2. Rechercher le textepll_vco_div
    3. Mettre à jour le pll_vco_div paramètre 2 sur (peut être incorrectement défini 1 sur)

    Par exemple :

    • Verilog: _sim/.vo

    Avant:

    _altera_pll_altera_pll_.pll_vco_div = 1,

    Après:

    _altera_pll_altera_pll_.pll_vco_div = 2,

    • VHDL: _sim/.vho

    Avant:

    pll_vco_div => 1,

    Après:

    pll_vco_div => 2,

    Ce problème est fxed à partir de la version 12.1 du logiciel Quartus II.

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