Problème critique
Descriptif
Les ports de sortie suivants ont été définis comme leasseur dans la version 14.0 du logiciel Quartus II : rx_st_eop, rx_st_err, rx_st_sop, rx_st_valid, tx_st_eop, tx_st_err, tx_st_sop, et tx_st_valid . Ces ports sont définis comme des vecteurs dans la version 15.0 du logiciel Quartus II.
Résolution
Ce changement n’a aucun effet sur Verilog HDL. Pour VHDL, vous devrez peut-être redéfinir ces ports comme des vecteurs en utilisant la std_logic_vector (0 downto 0) syntaxe à partir de 15.0.