Le PORT PCIe® HIP (port racine) envoie la mémoire lire TLP à l’extrémité, puis le port PCIe HIP (root port) reçoit le TLP complet à partir du point d’extrémité. Si le point d’extrémité envoie un TLP de lecture/écriture de la mémoire à PCIe HIP (port racine) mais que le TLP n’est pas présent sur l’interface Avalon-ST de PCIe HIP. Dans ce cas, vous devez vérifier si le port PCIe HIP (port racine) tombe le TLP ou si le TLP n’est pas envoyé par le point d’extrémité. Vous pouvez observer les signaux d’interface PIPE de PCIe HIP pour vérifier si le TLP est reçu par la couche PHY de PCIe HIP.
Veuillez définir l’état de déclenchement comme suit :
test_out[24] (rxvalid) = « 1 »
test_out[23] (rxdatak) = « 1 »
test_out[22:15] (rxdata) = « fb » (K28.7, Démarrage de TLP)
Si la condition de déclenchement ne peut pas être remplie, cela signifie que le point d’extrémité n’envoie pas le TLP à PCIe HIP (port racine).