ID de l'article: 000084272 Type de contenu: Dépannage Dernière révision: 06/01/2014

Pourquoi la simulation du décodeur ALTECC présente-t-elle des failles lorsque le bit de parité est incorrect ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Intel® FPGA IP Turbo encodeur/décodeur IP-TURBO
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans la version 12.1 SP1 du logiciel Quartus® II et les versions ultérieures, à la sortie de la mégafunction du décodeur ALTECC, vous pouvez voir des failles sur le bit de parité pour toutes les erreurs mono-bit.

    Résolution

    Pour contourner ce problème, ajoutez une étape de pipeline sur le résultat de décodage en paramétrant la latence de sortie d’un cycle d’horloge dans l’assistant ALTECC.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® V

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