ID de l'article: 000084258 Type de contenu: Dépannage Dernière révision: 14/08/2013

Pourquoi les erreurs suivantes s’affichent-elles lorsque j’essaie de simuler la configuration du port racine PCIe Avalon-MM ?

Environnement

  • FPGA Intel® IP hard IP pour PCI Express* Arria® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un bogue dans les versions 12.1SP1 du logiciel Quartus® II et antérieures, le script d’installation ModelSim® généré automatiquement, msim_setup.tcl, produit des erreurs du format indiqué ci-dessous lors de l’utilisation du cœur IP dur Stratix® V ou Arria® V GZ pour PCI Express® IP configuré comme port racine Avalon® à mémoire mappée (Avalon-MM). Ces erreurs sont observées dans ModelSim lors de l’utilisation du script d’installation situé dans le répertoire suivant :

    <Nom Qsys >\simulation\mentor\msim_setup.tcl

    # ** Erreur: (vopt-7) Impossible d’ouvrir le fichier info « pcie_sv_hip_avmm_0/_info » en mode lecture.

    # Aucun fichier ou répertoire de ce type. (errno = ENOENT)

    # ** Erreur : ./.. sous-modules/altpcie_sv_hip_avmm_hwtcl.v(2354): Le module 'altpcietb_bfm_log_common' n’est pas défini.

    # ** Erreur: (vopt-7) Impossible d’ouvrir le fichier info « pcie_sv_hip_avmm_0/_info » en mode lecture.

    # Aucun fichier ou répertoire de ce type. (errno = ENOENT)

    # ** Erreur : ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2355): Le module « altpcietb_bfm_req_intf_common » n’est pas défini.

    # ** Erreur: (vopt-7) Impossible d’ouvrir le fichier info « pcie_sv_hip_avmm_0/_info » en mode lecture.

    # Aucun fichier ou répertoire de ce type. (errno = ENOENT)

    # ** Erreur : ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2356): Le module 'altpcietb_bfm_shmem_common' n’est pas défini.

    # ** Erreur: (vopt-7) Impossible d’ouvrir le fichier info « pcie_sv_hip_avmm_0/_info » en mode lecture.

    # Aucun fichier ou répertoire de ce type. (errno = ENOENT)

    # ** Erreur : ./.. submodules/altpcie_sv_hip_avmm_hwtcl.v(2357): Le module 'altpcietb_ltssm_mon' n’est pas défini.

    # Échec de l’optimisation

    # Erreur lors du chargement de la conception

    Résolution

    Le problème n’est observé qu’avec les scripts de simulation IP autonomes. Le banc d’essai complet généré automatiquement fonctionne correctement.

    Pour contourner le problème, supprimez les quatre lignes 2354 à 2357 ci-dessous qui se trouvent dans le fichier altpcie_sv_hip_avmm_hwtcl.v

    altpcietb_bfm_log_common bfm_log_common ( .dummy_out (bfm_log_common_dummy_out));
    altpcietb_bfm_req_intf_common bfm_req_intf_common ( .dummy_out (bfm_req_intf_common_dummy_out));
    altpcietb_bfm_shmem_common bfm_shmem_common .dummy_out bfm_shmem_common_dummy_out));
    altpcietb_ltssm_mon ltssm_mon ( .dummy_out (ltssm_dummy_out), .ep_ltssm (5\'h0), .rp_clk (sim_pipe_pclk_out), .rp_ltssm (ltssmstate), .rstn (NPOR));

    Ce problème sera résolu dans une prochaine version du logiciel Quartus® II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX
    FPGA Arria® V GZ

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