ID de l'article: 000084196 Type de contenu: Dépannage Dernière révision: 29/06/2014

Une sortie fPLL unique peut-elle être utilisée comme horloge de référence de l’émetteur-récepteur et peut-elle également stimuler la logique dans la structure des périphériques Stratix V GX, Arria V GX et Arria V GZ ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Non, une sortie fPLL unique ne peut pas être utilisée comme source d’horloge de référence de l’émetteur-récepteur et également dans la logique du lecteur dans la structure des périphériques Stratix® V GX, Arria® V GX et Arria® V GZ.
Résolution

Pour utiliser le même fPLL pour piloter la logique dans le tissu FPGA, vous pouvez activer un autre débit fPLL pour piloter votre logique FPGA.

Produits associés

Cet article concerne 7 produits

FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V GS
FPGA SoC Arria® V SX
FPGA Arria® V GZ
FPGA Arria® V GX
FPGA Arria® V GT

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