ID de l'article: 000084178 Type de contenu: Dépannage Dernière révision: 20/12/2013

Pourquoi deux PLL au centre ne peuvent-ils pas piloter deux contrôleurs mémoire différents avec UniPHY situés en bas d’un périphérique Stratix V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Les PLL centre situés en bas n’ont accès qu’à un seul réseau PHYCLK dans le périphérique Stratix® V.

Résolution Si vous devez utiliser des LLL centrales pour piloter deux interfaces de mémoire externe, utilisez le mode de partage PLL.

Produits associés

Cet article concerne 4 produits

FPGA Stratix® V GX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

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