ID de l'article: 000084142 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi reçois-je un message d’erreur lorsque j’essaie d’utiliser la sortie de la boucle à phase verrouillée (PLL) pour horloger l’analyseur logique embarqué (LAC) ? (SignalTap, PLL, UDI, Quartus)

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vous obtiendrez l’erreur suivante si vous sélectionnez le |altclklock: altclklock_component|pll nœud comme horloge d’entrée au PORTABLES dans le fichier SignalTap(.stp):

« Entité automatique : |bc_ela:bc_ela connecte le port : clk à une source :
||altclklock:altclklock_component|pll avec sorties multiples. »

Pour éviter cette erreur, vous devrez sélectionner une ou les deux horloges de sortie PLL suivantes :

  • |altclklock:altclklock_component|clock0
  • |altclklock:altclklock_component|clock1

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