Lorsque vous concevez avec le bloc ALTDQ_DQS2 dans un périphérique Stratix® V, il est possible que vous constatiez l’erreur suivante lorsque vous synthétisez la conception :
Erreur (129001) : port d’entrée DQSDISABLEN sur atom « |hierarchy|dqs_delay_chain », qui est un stratixv_dqs_delay_chain, n’est pas connecté lentement et/ou configuré
Il existe un problème connu qui nécessite que les ports DQSDISABLEN et DQSENABLEN soient connectés au même signal interne. Sinon, vous obtiendrez l’erreur de synthèse.
Dans le fichier altdq_dqs2_stratixv.sv , connectez dqsdisablen et dqsenablen ensemble au signal interne dqs_enable_int en changeant les deux lignes comme suit :
Modifier les lignes 967 et 968 :
.dqsenable (dqs_enable_int),
.dqsdisablen (dqs_disable_int),
À
.dqsenable (dqs_enable_int),
.dqsdisablen (dqs_enable_int),
De même, modifiez les lignes 1117 et 1 118 :
.dqsenable (dqsn_enable_int),
.dqsdisablen (dqsn_disable_int),
À
.dqsenable (dqsn_enable_int),
.dqsdisablen (dqsn_enable_int),
Ce problème est résolu à partir de la version 12.0 du logiciel Quartus® II.