ID de l'article: 000084092 Type de contenu: Dépannage Dernière révision: 30/12/2015

Pas de calibrage fPLL pour HDMI Arria exemple de conception 10

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    L’exemple de conception Arria 10 pour le cœur IP HDMI utilise par défaut une configuration fractionnelle boucle à blocage de phase (fPLL) comme émetteur PLL pour le PHY de l’émetteur-récepteur. Le fPLL prend en charge la reconfiguration, mais le processus de recalibrage est destiné à la PLL ATX. La reconfiguration de votre conception sans récupération peut avoir un impact sur la robustesse de la Matériel.

    Résolution

    Pour contourner ce problème, modifiez le fichier xcvr_gpll_rcfg.c dans logiciels/tx_control_src/répertoire avant l’exécution runall.tcl.

    Modifiez la ligne suivante dans le fichier xcvr_gpll_rcfg.c :

    XCVR_RCFG_WRITE (0x100, 0x00000001); // ATX PLL recalibration

    À:

    XCVR_RCFG_WRITE (0x100, 0x00000002); // FPLL recalibration

    Ce problème est résolu dans la version 15.1 Mise à jour 1 du cœur IP HDMI.

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