ID de l'article: 000083954 Type de contenu: Dépannage Dernière révision: 21/07/2015

Pourquoi ai-je des problèmes de liaison intermittentes lors de l’utilisation de l’ip dure Stratix V ou Arria V GZ pour PCI Express Gen 2 core ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il y a un problème lors de l’utilisation des Stratix® V ou Arria V GZ Hard IP pour PCI Express® cœur IP, où le lien n’est pas constamment disponible.  Ce problème apparaît lorsque le cœur est configuré comme un cœur natif de 2e génération.  Ce problème est associé au contrôleur PCIe® de réinitialisation matérielle (HRC).

    L’affirmation d’une perst ou d’une réinitialisation locale n’aide pas à établir la liaison.  La reprogrammation du FPGA peut permettre d’apporter le lien, mais cela est également incompatible.

    Résolution

    Pour résoudre ce problème dans la version 12.1 SP1 du logiciel Quartus II, utilisez la procédure suivante pour passer au contrôleur de réinitialisation soft (SRC) :

    Pour le flux MegaWizard™ :
    1) Modifier le fichier /> >/synthesis/< >.v
    2) Rechercher la chaîne, « hip_hard_reset_hwtcl »
    3) Définir le paramètre hip_hard_reset_hwtcl = 0
    4) Enregistrez la variante.v
    5) Passer à l’étape 7

    Pour le flux Qsys :
    1) À l’aide d’un éditeur de texte, modifiez le fichier .qsys
    2) Rechercher la chaîne « force_src »
    3) Assurez-vous que les paramètres suivants sont définis comme indiqué ci-dessous :


    4) Enregistrez les modifications du fichier .qsys
    5) Se demander si le système Qsys est à même d’appliquer les modifications apportées aux fichiers de conception sous-jacents
    6) Passer à l’étape 7

    Étapes courantes :
    7) Ouvrez le fichier /< >/submodules/sv_xcvr_pipe_native.sv
    8) Recherche de « cal_offset_mode »
    9) Si les lignes suivantes correspondent à celles de votre fichier sv_xcvr_pipe_native.sv, effectuez les modifications comme indiqué à l’étape 10, sinon continuez à l’étape 11

    .cal_offset_mode ((protocol_version == « Gen 2 ») ? « MODE_ACCUMULATION_MIDSWEEP » : « MODE_INDEPENDENT »),
    .cal_oneshot ((protocol_version == « Gen 2 ») ? « ONESHOT_ON » : « ONESHOT_OFF »),
    .rx_dprio_sel ((protocol_version == « Génération 2 ») ? « RX_CALIBRATION_SEL » : « RX_DPRIO_SEL »),

    10)
    .cal_offset_mode (« MODE_INDEPENDENT »),
    .cal_oneshot (« ONESHOT_OFF »),
    .rx_dprio_sel (« RX_DPRIO_SEL »),

    11) Conception recompile
    12) Recherchez hip_hard_reset_hwtcl dans le fichier de rapport de carte (ex.top.map.rpt) et vérifiez que la valeur est réglée sur 0

    Notez que toute modification apportée au système Qsys ou au cœur PCIe et à sa génération peut annuler certaines ou toutes ces modifications.

    Ce problème est résolu dans la version 13.1 du logiciel Quartus II.

    Produits associés

    Cet article concerne 5 produits

    FPGA Arria® V GZ
    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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