ID de l'article: 000083761 Type de contenu: Dépannage Dernière révision: 02/07/2012

Horloge de réception incorrecte de l’émetteur-récepteur pour les PCS 1000BASE-X/SGMII en mode 1000BASE-X

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Cette errata affecte la fonction MegaCore Ethernet à trois vitesses.

    L’horloge de lecture FIFO de compensation de phase dans l’émetteur-récepteur n’est pas pilotée par la même horloge qui pousse le récepteur PCS 1000BASE-X Logique. Cela entraîne une analyse de synchronisation incorrecte et une erreur de réception des données.

    Ce problème affecte les variantes de la fonction MAC avec 1000BASE-X Le PCS fonctionne et le PMA embarqué.

    Résolution

    Ce problème n’a aucune solution de contournement. Ce problème est résolu dans la version 12.0 de la fonction MegaCore Ethernet triple vitesse.

    Produits associés

    Cet article concerne 2 produits

    FPGA Arria® II
    FPGA Arria® II GX

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