ID de l'article: 000083760 Type de contenu: Dépannage Dernière révision: 25/12/2015

Pourquoi les données de sortie sont-elle cadencées sur le mauvais bord de l’horloge ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif En raison d’un problème dans la version 15.0 du logiciel Quartus® II et les versions précédentes, vous pouvez voir que le registre des sorties d’E/S est cadencé sur le bord incorrect.
    Cela se produit dans les conceptions Stratix® V dans lesquelles le registre de sortie des E/S et la sortie d’E/S permettent d’utiliser des registres et où les deux sont cadencés sur le bord négatif de l’horloge. Vous verrez que les données sont incorrectement cadencées à la périphérie montante.
    Résolution

    Pour contourner ce problème, utilisez les registres de cœur pour le registre de sortie et la sortie pour activer le registre ou horloger les registres à la périphérie montante d’une horloge inverti.

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus Prime.


    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Stratix® V GX

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