ID de l'article: 000083671 Type de contenu: Dépannage Dernière révision: 23/12/2014

Pourquoi le point d’extrémité PCI Express est-il bloqué dans DETECT ? SILENCIEUx lorsque vous utilisez l’exemple de la conception Qsys Avalon-MM ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif La conception de l’IP dure Avalon®-MM Stratix® V pour PCI® Express, disponible auprès de la /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ répertoire, ne liera pas avec succès le train au matériel ou lors de l’utilisation du mode série dans la simulation.  Cela s’explique par le fait que le point d’extrémité est maintenu en réinitialisation.
    Résolution

    Pour contourner ce problème, ouvrez la conception à Qsys et retirez la connexion du nreset_status sortie du module DUT à l’entrée mgmt_rst_reset du module alt_xcvr_reconfig_0.

    Ce problème a été résolu à partir de la version 13.1 du logiciel Quartus® II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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