ID de l'article: 000083613 Type de contenu: Dépannage Dernière révision: 16/06/2015

Les violations de synchronisation sur l’interface de liaison de ma conception de contrôleur de mémoire dure liée Cyclone® V ou Arria® V DDR3 sont-elles valides ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de la liaison de deux contrôleurs de mémoire dure DDR3 dans Cyclone® V ou Arria® V, vous pouvez rencontrer des violations de synchronisation sur l’interface de liaison. Ces violations sont valides.

    Résolution

    La solution consiste à insérer des registres de pipeline pour les signaux de liaison.

    Produits associés

    Cet article concerne 10 produits

    FPGA SoC Cyclone® V SE
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Cyclone® V GX
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V ST
    FPGA SoC Arria® V ST
    FPGA Arria® V GX

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