UniPHY IP ne réalise pas l’étalonnage après l’affirmation et le découptage de global_reset_n ou d’soft_reset_n signal faible pour l’IP UniPHY. Le kit d’outils de débogage EMIF ne peut pas être connecté à cette interface (lier le projet à l’appareil). Cette condition ne change pas même si plusieurs réinitialisations sont délivrées ultérieurement. Cette condition ne peut être récupérée qu’en reconfigurant le périphérique.
Ces symptômes peuvent être causés par la structure de réinitialisation interne de l’IP EMIF UniPHY. Une réinitialisation asynchrone de la logique entraînant le bus d’adresses d’un RAM M20K peut provoquer une logique asynchrone. Cela peut affecter la fonctionnalité des décodeurs d’adresses/colonnes M20K, en ouvrant plusieurs lignes de mots, ce qui peut entraîner un partage de charge entre les cellules bits, corrompant le contenu du M20K. Notez que laynte de corruption M20K due à la réinitialisation asynchrone est très faible.
La réinitialisation de la PLL pendant le fonctionnement de la lecture ou de l’écriture M20k peut également contribuer à la corruption de la RAM/ROM embarquée, car la perte du verrou PLL peut entraîner un problème d’horloge pendant la réinitialisation et cela peut avoir un impact sur la fonctionnalité des décodeurs d’adresses/colonnes M20K.
Cette corruption affecte l’IP UniPHY car elle contient un processeur Nios ® II qui est utilisé pour l’étalonnage, et le code de programme du processeur est stocké dans la RAM M20K. Si la corruption se produit dans la mémoire du programme Nios ® II, cela peut entraîner le verrouillage du séquenceur Nios ® II, ce qui entraîne un calibrage incomplète. La récupération de cette situation n’est possible qu’en reprogrammant le périphérique, car le contenu M20K n’est chargé que pendant la programmation des périphériques.
Il est important de noter que les défaillances EMIF courantes répertoriées ci-dessous ne signifient pas nécessairement que la RAM M20K est endommagée ou que le séquenceur Nios ® II est bloqué
- Si l’étalonnage ne passe jamais (c’est-à-dire que l’étalonnage échoue toujours).
- Si les marges d’étalonnage sont très fines et échouent occasionnellement à l’étalonnage.
- Si la conception passe l’étalonnage et que des erreurs de données occasionnelles sont observées lors de l’exécution de la conception.
- Si la conception indique qu’elle a réussi l’étalonnage, mais que la conception ne fonctionne pas comme prévu.
Le cœur IP UniPHY possède deux entrées de réinitialisation
Global_reset_n : est connecté à tout ce qui est dans UniPHY IP, y compris la PLL.
Soft_reset_n : est connecté à tout ce qui est dans UniPHY IP, à l’exception de la PLL.
1. Altera recommande fortement d’utiliser uniquement soft_reset_n à tout moment. Utilisez global_reset_n uniquement pour l’alimentation réinitialisée.
Pour rétablir la PLL pendant l’alimentation, utilisez la séquence suivante
Un. Affirmez Global_reset_n (réinitialisation PLL)
B. Mettez la puce sous marche et la reconfigurez
c. L’affirmation de Global_reset_n
2. Le correctif modifie le contrôleur de réinitialisation interne et la structure de réinitialisation du cœur IP UNIPHY pour utiliser des réinitialisations synchrones, ainsi que le désinitialisation préventive du port M20K clock_enable lors d’une condition de réinitialisation. Cela empêche toute transition métastable de se propager dans le décodeur d’adresses M20K.
Ce correctif sera fourni dans le cadre de la version 13.0dp1, 13.0sp1 et de toutes les versions ultérieures de Quartus. Les utilisateurs devront privilégier l’IP UnipHY et recompiler la conception. Altera recommande de passer à une de ces versions de Quartus.
Si un correctif est nécessaire de manière plus urgente, ou si un correctif est nécessaire pour la version 12.1sp1 de Quartus, le cœur IP UniPHY peut être mis à jour manuellement. La procédure suivante doit être suivie :
Localisez les fichiers sources du Altera IP UniPHY dans votre conception.
Il y a 5 fichiers qui doivent être modifiés.
altera_reset_synchronizer.v
altera_reset_controller.v
altera_mem_if_sequencer_mem_no_ifdef_params.sv
_if0_p0_reset.v
_if0_s0.v
Étapes
1. Téléchargez altera-reset-synchronizer.v à partir du lien suivant et de la place dans le même répertoire que les fichiers IP d’UniPHY : Altera_reset_synchronizer.v
2. Téléchargez altera-reset-controller.v à partir du lien suivant et placez-le dans le même répertoire que les fichiers IP d’UniPHY : Altera_reset_controller.v
3. In altera_mem_if_sequencer_mem_no_ifdef_params.sv » – Assurez-vous que l’entrée « s1_clken » se connecte à l’entrée « clocken0 » du « the_altsyncram »
4. Par exemple_if0_p0_reset.v - modifiez les déclarations de defparam pour les instances « dut_if0_p0_reset_sync » afin que les paramètres « RESET_SYNC_STAGES » et « NUM_RESET_OUTPUT » soient définis en fonction du fichier d’échantillon ci-joint (dut_if0_p0_reset.v). (Ne téléchargez pas le fichier d’exemple dans le répertoire de fichiers IP UniPHY)
dut-if0-p0-reset.v (fichier d’exemple de
5. Dans _if0_s0.v
(Ne téléchargez pas l’exemple de fichier dut_if0_s0.v dans le répertoire de fichiers IP UniPHY)
dut-if0-s0.v (fichier d’exemple pour _if0_s0.v)
- Ajoutez le port suivant au niveau supérieur :
early_rst_controller_reset_out_reset fil ;
- Connectez le port de sortie « m20k_gate » du module « rst_controller » à l’entrée « s1_clken » du module « sequencer_mem ». Comme la sortie M20k_gate est active-faible, vous devez l’éviter comme suit :
.s1_clken (~early_rst_controller_reset_out_reset), // sur sequencer_mem, ligne 785 du fichier de l’échantillon ci-joint (dut_if0_s0.v)
.m20k_gate (early_rst_controller_reset_out_reset), // sur rst_controller, ligne 2572 du fichier de l’échantillon ci-joint
6. Une fois ces changements apportés, votre conception devra être recompilée.