ID de l'article: 000083589 Type de contenu: Dépannage Dernière révision: 16/11/2011

Le compilateur IP pour PCI Express peut dépasser la latence ACK maximale lorsque l’ASPM L0s est activé dans Stratix périphériques IV

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Latence ACK est la latence maximale entre la réception de la demande et transmission de la reconnaissance. Lorsque l’ASPM L0s est activé, l’ACK la latence peut dépasser la limite de spécificationS PCI Express. Cette violation peuvent survenir lorsque les paquets de couches de liaison de données de reconnaissance sont en concurrence Paquets des couches de transaction TX pour l’accès au lien pendant les périodes de forte Utilisation de la liaison TX. Si ASPM L0s est activé et que le partenaire de liaison nécessite un nombre élevé de FTS, la latence ACK peut être suffisamment élevée pour déclencher la retransmission des paquets de la couche de transaction TX.

    Ce problème affecte le compilateur IP pour les implémentations PCI Express avec les L0 ASPM activés qui ciblent un périphérique Stratix IV.

    Résolution

    Pour éviter ce problème, désactivez les L0 ASPM dans votre système.

    Ce problème ne sera pas résolu dans une version ultérieure de l’IP Compilateur pour PCI Express.

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® IV

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