Les signaux sont des entrées de réinitialisation/resynchronisation pour chaque PLL. Lla le signal d’ensemble doit être signalé chaque fois que le PLL se bloque sur garantir une relation de phase correcte entre les horloges de sortie PLL. Les utilisateurs doivent inclure le signal d’ensemble dans les conceptions si l’un des éléments suivants conditions sont vraies :
- La reconfiguration PLL ou le basculement de l’horloge permet dans la conception
- Les relations de phase entre les horloges de sortie doivent être maintenues après une perte d’état de verrouillage