ID de l'article: 000083461 Type de contenu: Dépannage Dernière révision: 14/10/2014

Pourquoi est-ce que j’observe une erreur de largeur Qsys lorsque je connecte pll_locked au contrôleur de réinitialisation de l’émetteur-récepteur ?

Environnement

    Édition d'abonnement Intel® Quartus® II
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Problème critique

Descriptif

En raison d’un problème dans les versions 14.0 et ultérieures du logiciel Quartus® II, Qsys génère cette erreur lorsque vous connectez pll_locked au contrôleur de réinitialisation de l’émetteur-récepteur. Cette erreur affecte les conceptions qui contiennent le cœur IP JESD204B. La largeur de pll_locked du cœur IP est basée sur un canal et non sur une PLL.

Résolution

Pour contourner ce problème, créez un composant de carte avec les paramètres suivants pour activer la connexion dans Qsys :

* Entrée de la carte pll_locked_from_jesd[1:0]

* Sortie de la pll_locked_from_jesd[1:0] carte avec une largeur de sortie de pll_locked_to_xcvr_rst_ctrl

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