Les variations des cœurs IP de RapidIO avec un module esclave Avalon-MM tombent en panne dans les systèmes Qsys VHDL

Si vous génèrez une instance de cœur IP RapidIO dans Qsys, et spécifiez langue de sortie VHDL, votre cœur IP RapidIO ne peut pas se connecter correctement dans le système Qsys.

La raison en est les déclarations du mot ou double-mot drbell_s_address mnt_s_address adresses, sys_mnt_s_address , io_s_rd_address et io_s_wr_address . Dans VHDL, ces les ports sont définis comme ayant une plage de bits dont le bit le moins important est 2 ou 3 plutôt que 0. Qsys ne peut pas connecter ces ports correctement.

Toutes les variantes du cœur IP de RapidIO possèdent une interface de maintenance du système avec un sys_mnt_s_address signal. Les autres signaux sont disponibles en fonction des modules que votre cœur IP comprend.

Ce problème n’a aucune solution de contournement. Vous devez éviter de générer une Système RapidIO avec langage de sortie VHDL en Qsys.

Ce problème est résolu dans la version 14.1 du cœur IP de RapidIO.