ID de l'article: 000083340 Type de contenu: Messages d'erreur Dernière révision: 25/03/2013

Avertissement critique : la broche d’entrée « [pin_name] » alimente le port inlk du PLL « [PLL_inst_name]|altpll:altpll_component|pll » par horloge mondiale - Le timing des E/S sera affecté

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez cet avertissement critique dans Quartus® II lorsque vous pilotez une PLL à partir d’une source d’horloge qui n’est pas la broche dédiée à cette PLL. Les PLL sont conçus pour compenser une relation particulière de synchronisation d’entrée de sortie en fonction du mode de compensation sélectionné dans votre conception. Lorsqu’une PLL est alimentée par un chemin d’horloge global au lieu de son chemin dédié, la relation de synchronisation sur le chemin rémunéré n’est pas garantie.

Cet avertissement critique est provoqué par une erreur dans les versions 6.1 à 7.2 SP1 de Quartus II pour les plL fonctionnant en mode « sans compensation ». Par définition, un PLL en mode « sans compensation » n’a pas de relation de synchronisation définie entre l’horloge d’entrée et la destination de l’horloge de sortie. Cet avertissement critique sera supprimé dans une version ultérieure de Quartus II pour les LP fonctionnant en mode « sans compensation » ou en mode .

Résolution

Lorsque vous utilisez un chemin d’horloge d’entrée non dédié à la PLL, et si une compensation spécifique est souhaitée, vous devez suivre ces étapes pour produire la relation de synchronisation du coût total de possession (horloge à sortie) souhaitée de l’horloge d’entrée PLL à la destination de l’horloge de sortie :

1) Compilez votre conception et effectuez une analyse de synchronisation pour déterminer la relation du coût total de possession de vos entrées avec le chemin d’horloge de sortie.

2) Ajustez la phase de sortie de l’horloge PLL pour compenser le retard du coût total de possession que vous avez constaté à partir de votre analyse de synchronisation.

3) Compilez à nouveau votre conception et vérifiez la synchronisation souhaitée pour l’horloge de sortie PLL.

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Cet article concerne 7 produits

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FPGA Arria® GX
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