Vous recevrez l’avertissement mentionné ci-dessus dans Quartus® Version ii du logiciel 10.0SP1 et antérieure si vous avez instantanément _example_top.v pour les contrôleurs UniPHY maître et esclave dans votre conception.
pll_dqs_ena_clk signal n’est pas présent dans les fiches maître et esclave _example_top.v. Et cela entraîne l’avertissement critique dans le rapport d’installateur.
Pour éviter les avertissements critiques mentionnés ci-dessus, vous devez ajouter un port pll_dqs_ena_clk au instantié dans les fichiers _example_top.v pour le module maître et esclave.
Par exemple, dans la conception de haut niveau, ajoutez le port pll_dqs_ena_clk comme illustré ci-dessous :
mem_if ddr2 (
.pll_ref_clk(pll_ref_clk),
lorsque PHY est le maître PLL/DLL, il s’agit de sorties qui peuvent être partagées avec d’autres composants de la puce.
lorsque PHY est l’esclave PLL/DLL, il s’agit des entrées des instantiations PLL/DLL ci-dessous
.pll_afi_clk (pll_afi_clk),
.pll_addr_cmd_clk (pll_addr_cmd_clk),
.pll_dqs_ena_clk (pll_dqs_ena_clk), //ajouté
.pll_mem_clk (pll_mem_clk),
.pll_write_clk (pll_write_clk),
.pll_avl_clk (pll_avl_clk),
.pll_config_clk (pll_config_clk),
.pll_locked (pll_locked),
.dll_delayctrl (dll_delayctrl),
.
.
);
Ce problème a été résolu dans la version 10.1 du logiciel Quartus II.