ID de l'article: 000083332 Type de contenu: Messages d'erreur Dernière révision: 20/08/2013

Erreur : nœud de diviseur d’horloge : il est possible que l’erreur se produise dans les périphériques d’émetteur-récepteur Cyclone® V et Arria® V si vous n’avez pas connecté le port outclk_0 de votre PLL émetteur-récepteur au port d’entrée ...

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Erreur : nœud de diviseur d’horloge « inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb » n’est pas correctement connecté sur le port « CLKCDRLOC ».

    Il est possible que vous rencontriez l’erreur ci-dessus dans les périphériques d’émetteur-récepteur Cyclone® V et Arria® V si vous n’avez pas connecté le port outclk_0 de votre PLL d’émetteur-récepteur au port d’entrée ext_pll_clk de l’émetteur-récepteur Native PHY lorsque vous êtes en mode PLL externe.

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