ID de l'article: 000083325 Type de contenu: Dépannage Dernière révision: 27/03/2018

Pourquoi la simulation de l’IP PHY Ethernet multi-rate Arria® 10 en mode de négociation automatique USXGMII échoue-t-elle ?

Environnement

  • FPGA Intel® IP MAC Ethernet 10G
  • FPGA Intel® IP MAC Ethernet 10G faible latence
  • FPGA Intel® IP Ethernet Multi-rate 1G 2,5G 5G 10G PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La valeur par défaut du Arria® 10 Multi-rate Ethernet PHY IP est usxgmii_link_timer à l’adresse du registre 0x412 est 0x7c000. Cette valeur de réinitialisation par défaut définit la minuterie de liaison sur 1,6 ms, ce qui est trop long en simulation.

    Résolution

    Pour contourner ce problème, définissez usxgmii_link_timer bit[19:14]=0x01 à l’adresse 0x412 pour accélérer le processus de négociation automatique pour la simulation. Ce changement usxgmii_link_timer définit la valeur de synchronisation de liaison la plus rapide possible dans ce registre, c’est-à-dire 0,05 ms.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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