La simulation de l’exemple de conception de cœur IP JESD204B est suspendue lors de l’exécution dans un simulateur VCS/VCSMX

La simulation de la conception du cœur IP JESD204B est suspendue lorsque vous exécutez le fichier de simulation à l’aide de VCS ou de simulateur VCSMX.

Ce problème affecte toutes les versions qui prennent en charge le JESD204B cœur IP.

Vous pouvez désactiver l’option de débogage si la simulation de l’exemple de conception Se bloque.

Pour le simulateur VCS, suivez ces étapes :

1. Ouvrez le fichier ed_sim/testbench/synopsys/vcs/run_tb_top.sh et modifiez les lignes suivantes :

. TOP_LEVEL_NAME="tb_top" SKIP_ELAB=1 SKIP_SIM=1 USER_DEFINED_ELAB_OPTIONS="-debug_pp"

. TOP_LEVEL_NAME="tb_top" SKIP_ELAB=1 SKIP_SIM=1 USER_DEFINED_ELAB_OPTIONS=""

./simv -ucli -l sim.log -do

./simv -l sim.log

2. Ouvrez le fichier ed_sim/testbench/models/tb_top.sv et modifiez les lignes suivantes :

(0);

;

Pour le simulateur VCSMX, procédez comme suit :

1. Ouvrez le fichier ed_sim/testbench/synopsys/vcsmx/run_tb_top.sh et modifiez les lignes suivantes :

vcs -lca -t ps -debug_pp

vcs -lca -t ps

./simv -ucli -l record.log -do

./simv -l record.log

2. Ouvrez le fichier ed_sim/testbench/models/tb_top.sv et modifiez les lignes suivantes :

(0);

;