ID de l'article: 000083301 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur (10231) : erreur HDL Verilog à <variation_name>_memphy_top.v(305) : la valeur ne peut pas être affectée à l’entrée « pll_mem_clk »</variation_name>

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans les versions 9.1, 9.1 SP1 et SP2 du logiciel Quartus® II, il y a un problème dans le fichier _memphy_top.v qui se produit lors de la   génération d’une interface UniPHY QDRII à taux complet avec l’option « Maître du partage PLL/DLL » non sélectionnée.

 

La solution consiste à apporter ces changements.  puis recompile.

 

1. Dans le fichier _memphy_top.v comettre cette ligne.

 

            assigner pll_mem_clk = pll_afi_clk ;

 

2. Dans le fichier _example_top.v où l’instantiation est

 

mem_if (

......

.pll_mem_clk   (pll_mem_clk),

 ....

)

 

modifier cette ligne sur

 

.pll_mem_clk    (pll_afi_clk)

 

Recompilez le projet.

 

Si vous générer à nouveau l’IP, n’oubliez pas de répéter ces modifications. Ce problème devrait être résolu dans une version ultérieure du logiciel Quartus II.

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Cet article concerne 3 produits

FPGA Stratix® IV
FPGA Stratix® IV E
FPGA Stratix® II GT

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