Erreur de simulation DSP à virgule flottante, non spécifiée « ; »

En raison d’un problème dans la version 15.1 et antérieure du logiciel Intel® Quartus® Prime, il est possible que vous voyiez une des erreurs de simulation suivantes lors de la simulation du composant IP DSP à virgule flottante pour Intel® Arria® 10 périphériques.

Mentor:

# ** Erreur : (vlog-13069) ./.. /.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID> (46) : proche de « ; » : erreur de syntaxe, inattendue \';\', attend \')\'.

Cadence :

ncvlog : *E,EXPRPA (./.. //.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>,46|1) : attendre une bonne parenthèse (\')\') [12.1.2][7.1(IEEE)].].

Synopsys:

Erreur-[SE] Erreur de syntaxe
La source verilog suivante présente une erreur de syntaxe :
"./.. /.. //.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>.sv »,
46 : jeton est \';\'
);

Pour contourner ce problème, réalisez l’une des actions suivantes :

1. Générer la version VHDL de l’IP et l’utiliser dans les simulations.
2. Modifiez le fichier de variation créé dans /altera_fpdsp_block_151/sim/_altera_fpdsp_block_.sv et modifiez la ligne suivante :

.chainout (chainout)

À:

.chainout (chainout)

Remarque : l’emplacement du fichier se trouve dans la version 15.0 ou 15.1 et le chemin d’accès du répertoire peut être /altera_fpdsp_block_150 ou /altera_fpdsp_block_151.

Ce problème est résolu dans le logiciel Intel® Quartus® Prime v16.0.