ID de l'article: 000083288 Type de contenu: Dépannage Dernière révision: 20/11/2013

Pourquoi mon horloge DDR3 Uniphy * |pll_c2p_write_clk disparaît-elle de mes rapports TimeQuest pendant certaines compilations ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
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    Descriptif

    Dans certaines configurations du contrôleur mémoire DDR3 UniPHY, *|pll_c2p_write_clk l’horloge peut ne pas être répertoriée dans le rapport d’horloge lors de l’analyse de synchronisation. Ceassur peut se produire lorsque deux des sorties du compteur PLL du contrôleur mémoire possèdent les mêmes paramètres et sont fusionnées. Dans ce cas, *|pll_c2p_write_clk l’horloge sera fusionnée dans la *|pll_afi_clk raison pour laquelle elle n’est plus visible dans les rapports TimeQuest.

    Résolution Aucune solution de contournement n’est nécessaire, car la contre- valable PLL et tous les chemins de synchronisation qui étaient initialement associés à *|pll_c2p_write_clk l’horloge sont maintenant associés à *|pll_afi_clk l’horloge.

    Produits associés

    Cet article concerne 4 produits

    FPGA Stratix® V E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V GX

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