Problème critique
Variantes RapidIO qui implémentent un Avalon-MM d’entrée/sortie maître ou esclave Logical layer module et ciblez un Stratix IV GX ou Arria simulation d’échec d’un périphérique GX II avec un message d’erreur indiquant qu’un signal ne s’attendait pas à de la valeur. Le problème est dû à un paramètre RTL uninitialisé dans le modèle de simulation fonctionnelle IP.
Ces variations RapidIO ne peuvent pas simuler avec succès avec testbench de démonstration.
Pour éviter ce problème, éssipez votre simulation fonctionnelle IP
modèle avec quartus_map l’option de ligne de commande SIMGEN_RAND_POWERUP_FFS=OFF .
Le script suivant fournit cette commande pour le dut et le sidateur RIO dans le testbench, pour le cas d’un RapidIO MegaCore variation de fonction qui instantanément tous les modules. Pour l’utiliser pour le faire de l’avant votre modèle de simulation fonctionnelle IP, mettez à jour le nom des fichiers de votre modifier les commandes avec le bon périphérique et le HDL, et supprimez les lignes qui indiquent les modules de référence de votre variation pas inclure.
Exécutez le script ou saisissez les commandes correspondantes dans le répertoire contenant tous les fichiers sources.
#!/bin/sh
#Modify the following lines with the correct device and
HDL information.
#Parameter CBX_HDL_LANGUAGE=Verilog or VHDL
#Parameter --family is one of {stratixiv, arriaiigx,
cycloneiv, arriagx, stratixiigx}.
#Regenerate the IP functional simulation model for the
DUT:
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWER_UP_FFS=OFF"
--family=stratixiv --source="./rio_rio.v" --source="./rio_riophy_gxb.v"
--source="./rio_phy_mnt.v" --source="./rio_riophy_xcvr.v" --source="./rio_riophy_dcore.v"
--source="./rio_riophy_reset.v" --source="./rio_concentrator.v"
--source="./rio_drbell.v" --source="./rio_io_master.v" --source="./rio_io_slave.v"
--source="./rio_maintenance.v" --source="./rio_reg_mnt.v" --source="./rio_transport.v"
rio.v
#Regenerate the IP Functional Simulation Model for SISTER
cp rio_rio_sister.v rio_sister_rio.v
cp rio_riophy_gxb_sister.v rio_sister_riophy_gxb.v
quartus_map --simgen --simgen_parameter="CBX_HDL_LANGUAGE=Verilog,SIMGEN_RAND_POWERUP_FFS=OFF"
--family=stratixiv --source="./rio_sister_rio.v" --source="./rio_sister_riophy_gxb.v"
--source="./rio_phy_mnt_sister.v" --source="./rio_riophy_xcvr_sister.v" --source="./rio_riophy_dcore_sister.v"
--source="./rio_riophy_reset_sister.v" --source="./rio_concentrator_sister.v"
--source="./rio_drbell_sister.v" --source="./rio_io_master_sister.v"
--source="./rio_io_slave_sister.v" --source="./rio_maintenance_sister.v"
--source="./rio_reg_mnt_sister.v" --source="./rio_transport_sister.v" rio_sister_rio.v
Ce problème sera résolu dans une version ultérieure du RapidIO Fonction MegaCore.
