Cœurs IP LL 40GBASE-KR4 avec simulation d’échec FEC activée

Si vous allumez FEC dans une variation 40GBASE-KR4 du cœur IP LL 40GbE, le les testbenches échouent la simulation et les modèles de simulation par défaut des cœurs IP échouent Simulation. Ce problème se produit parce que le PCS ne parvient pas à s’aligner et à modifier le bureau Voies.

Pour contourner ce problème, vous devez modifier la valeur du SYNOPT_FULL_SKEW Paramètre RTL dans votre fichier de simulation de haut niveau pour la valeur de 1. Ce changement accroît le temps de simulation.

Pour modifier la valeur de ce paramètre RTL dans le testbench Altera fournit le cœur IP :

1. Ouvrez le /example_testbench/alt_e40_avalon_kr4_tb.sv fichier pour l’édition.
2. Changer de ligne

À

Ce problème sera résolu dans une version ultérieure des fréquences à faible latence de 40 et 100 Gbit/s Cœur IP Ethernet MAC et PHY.