ID de l'article: 000083206 Type de contenu: Information et documentation de produit Dernière révision: 19/12/2018

Comment modifier la taille du registre des adresses de base lors de l’utilisation de l’IP dur Avalon -MM Intel® Arria® V pour Intel® FPGA IP PCI Express* ou de l’IP dure Avalon -MM Cyclone® V pour Intel® FPGA IP PCI Express* ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP pour PCI Express* Cyclone® V
  • FPGA Intel® IP hard IP pour PCI Express* Arria® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous utilisez l’IP dure Avalon -MM Intel® Arria® V pour Intel® FPGA IP PCI Express* ou l’IP dure Avalon -MM Cyclone® V pour Intel® FPGA IP PCI Express*, la taille BAR de la GUI peut apparaître fixe et définie sur « N/A ».

    La taille BAR lors de l’utilisation de Avalon - La configuration MM de l’IP est automatiquement définie par Platform Designer et n’est pas définie manuellement par l’utilisateur.

     

     

     

    Résolution

    Pour définir correctement la taille BAR requise :

    Tout d’abord, ajoutez l’I-Pà Platform Designer et activez tous les registres BAR requis.

    Ensuite, dans Platform Designer, connectez les ports du registre BAR aux autres composants requis dans la conception.

     

    Si l’IP PCIe* est rouverte, vous verrez que la taille du BAR a été automatiquement définie en fonction des composants connectés.

    La taille du bar ne peut pas être définie manuellement par l’utilisateur.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Arria® V
    FPGA et FPGA SoC Cyclone® V

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    1

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